日語隨行口譯面試總算告一段落~
以下是小弟近一個多月面試的心得分享:
自動送達履歷:聯詠 晨星 瑞昱 聯發科(內部履歷) 群聯 創意
有被約請去面試:聯詠 晨星 瑞昱 聯發科(內部履歷) 群聯 創意 台積電 奕力 芯鼎
最後有去面試: 聯詠 台積電 瑞昱 晨星 聯發科 (依照面試日期先後遞次)
登科公司:晨星 瑞昱 聯發科
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聯詠APR工程師
考英文聽力跟浏覽測驗，再考專業考試(包括IC design flow翻譯社 setup time & hold time
的較量爭論題翻譯社 畫CMOS電路圖, timing constraint, wire load model相幹問題)
總共3個面試考官(1個主管，2個資深工程師)
a.自萬國翻譯公司介紹
b.碩士論文(30幾頁，太多頁，後面直接跳過)
c.對於APR的熟悉
問題:
1. 看當作績單，針對較低分或較高分或他有愛好的科目發問翻譯
2. back-end design設計相幹問題?
3. 為什麼會想來面試他們公司?
4. 為什麼會想留在台南?(該部門在台南有設點)
5. Front-end &back-end 的不同在哪?將來想從事哪一方面的職務?
6. 未來進步前輩製程back-end設計難度愈來愈高，會有哪些問題?
最後介紹公司今朝狀態。
(面試總時間2hr，含專業及英文測驗，第一次面試不免會緊張....)
成果:無聲卡
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台積電 數位IC工程師
考英文聽力跟閱讀測驗，還有本能機能考試。
主管是個女主管，蠻和藹的翻譯
a.毛遂自薦
b.介紹部分:該部門首要做SRAM設計，供應客戶多種記憶體的選擇，並非主力單元，是
個支援性的部門。
問題:
1. 聊天占多數，有提到RRAM等正在研發的記憶體翻譯
2. 晶片設計時有碰到哪些困難?若何解決?
3. 會利用哪些tool，這些tool主要在做些什麼?
4. 設計晶片時，timing constraint若何下?
5. 對於全部IC設計流程的熟習度?
6. 晶片量測的方法或流程?
7. 對於將來記憶體設計可能有哪些難題或瓶頸需要沖破?
(面試總時候2hr，包含英文及本能機能考試)
結果:沒登科
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瑞昱-通信網路部門數位IC設計工程師
沒有任何紙本考試翻譯
迥殊:人事資料表必需要親身用手寫，不能用電腦打字翻譯
一個面試主管
a.一入手下手他先介紹他們部分在做什麼，主要做網路的switch翻譯
b.毛遂自薦
介紹時會起頭提問，若是跟硬體設計有關，會要求翻譯公司在白板畫出該系統的block diagram
，然後最先問各個block間的訊號傳遞的關係，總之，問的很詳細。
後來首要側重在crossing clock domain議題，要若何改良或解決非同步系統的影響。
c.碩士論文(這次Power point只用6頁，極度簡短)
問題:
白板題，題目挺簡單的，就是寫出一個除2的除頻電路，要翻譯公司寫出RTL code並畫出對應的
邏輯電路圖翻譯
最後時間讓翻譯公司發問問題。
(面試總時候1.5hr，是面試中最硬的一場)
結果:沒登科
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瑞昱-研發中間部門數位IC設計工程師
沒有任何紙本考試。
迥殊:人事資料表必須要親身用手寫，不克不及用電腦打字翻譯
2個面試人員(1個主管1個資深工程師) ，人蠻好的。
a.一起頭他先介紹他們部分在做什麼，該部門首要供應各個部分通用的IP設計。
b.毛遂自薦
c.碩士論文(用6頁)
自萬國翻譯公司介紹和碩士論文時會開始發問，主要是問些晶片設計經驗，有碰到什麼難題， 如何
解決?
問大學及研究所的修課內容，有學到什麼或感觸?
問題:
白板題再次登場，問題首要是DSP及數位IC設計相幹。
1. 步階函數的系統，是個線性非時變系統(LTI System)嗎?為什麼?
2. 畫了一個遞迴架構系統圖，求出該系統的轉換函數?
3. 有限狀態機從(st0翻譯社st1):(0,0)->(0,1)->(1,0)->(1,1)，輸出y=st0&st1，哪一個
state的轉換，會因為繞線長度及timing delay分歧，導致y的function有誤? 若是有誤，
該如何解決這個現象?
4. y=x+xD+xD^2+xD^3，D為延遲原件，x為輸入訊號，y為系統輸出訊號，當加法器time
delay本身需要3ns時，電路設計前提為critical path必需要小於8ns，該若何契合設計條
件? 必須劃出電路圖且function不得改變。
最後時間讓翻譯公司發問題。
(面試總時間1.5hr，面試感受很順暢，很輕鬆)
效果:offer get
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晨星 APR工程師
1個面試主管，人蠻不錯的。
考智力考試(傳聞很主要，考爛就GG)
1.毛遂自薦
2.碩士論文(6頁)
問題:
1. back-end design設計流程相關問題?
2. 晶片設計時，timing constraint若何下?
3. 你未來想做back-end design照樣front-end design?為什麼?
4. 大多都在聊天，介紹公司狀態。
最後讓你發問問題
(面試總時候1hr，面試挺輕鬆)
成績:offer get
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聯發科 數位相機IC設計工程師
聯發科 語音訊號/數位消息IC設計工程師
沒有任何紙本考試。
兩個部分一路面試，總共三位面試官，人都蠻客氣的。
a.一最先面試官們會遞給你咭片，並介紹本身(聯發科面試都是如許)，再來就依序介紹部
門首要在做些什麼。
b.毛遂自薦
c.碩士論文(發現先前6頁能講的器械太少，增補到20頁)
介紹申明論文時，他們會針對你講的論文內容發問並接頭，跟其他公司面試情形比擬，是
個對照有響應(response)的面試進程，是以很快就可以知道論文內容的重點在哪邊，再針對
這些重點事項發問，例如問你在設計規格不變的情形下，有無設施再下降延遲、削減面
積或功率耗損，如果不可是為什麼，和將來的成長標的目的等。
問題:
1. 針對大學及研究所修課內容做提問，修某些課目標緣由是什麼，有什麼收穫，和成
績相幹等問題翻譯
2. 聯發科人事資料表有很多問題需要填(必填)，他們城市看過再來提問他們有愛好的問
題。
3. 有無遇過什麼重大挫折?
4. 問一些tool首要在做些什麼工作?例如 TetraMax或PrimeTime…等
5. Design For Test(DFT)首要目標是什麼? Fault coverage是指什麼?
6. 晶片設計和實現是分工合作或是一人獨自完成?
7. Timing constraint若何下? Static Timing Analysis 若何闡明?
8. setup time & hold time假如有違規，要若何解決?
9. 演算法設計、硬體設計和硬體實現(APR)以及晶片量測互異花若幹時候完成?
10. 硬體設計上，你感覺最艱巨的處所是什麼?
最後發問問題。
(面試總時候2hr，感受有點硬)
了局:語音/消息處置懲罰部分複面翻譯
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聯發科 語消息號/數位消息IC設計工程師(複面)
沒有任何紙本考試翻譯
一名副處長，人也很客套翻譯
a.面試一開始會遞給你手刺，並介紹本身翻譯
b.毛遂自薦
c.碩士論文
問題:
1. 要求翻譯公司在白板畫出碩論硬體設計的block diagram。
2. setup time & hold time有違規，要若何解決?
3. 硬體設計上，有碰到什麼難題?
4. 問DPS相幹問題，跟數位濾波器有關。
5. 問metastable相幹問題，及若何解決?
以後都是在介紹聯發科各個事務處部門負責的區塊及該部分首要的工作內容。
最後讓翻譯公司發問問題翻譯
(面試總時候約1.5hr，本來以為面試會很硬，面試完感覺蠻順遂的)
效果: offer get
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心得感觸:
a.104或1111人力銀行的履歷表盡可能都填完全，有一些特殊的事蹟和角逐獲獎情形可以特
別標註或附上證實書。可以的話，最好是自製一份履歷表及自傳共2~3頁(特別感謝蔡麻糬
大大的參考版本)，內容會更加具體且符合職缺的需求，因為人力銀行所提供的履歷表其
實蠻簡陋的，紛歧定合用在每一個範疇。在面試當日可以提供自製履歷表給面試主管翻閱，
曲直短長單面印刷便可翻譯
b.保舉人的部分無工作經驗者，必然要寫(配合)指點教授，其他剩餘的欄位可寫產業界相
關領域的學長姐(伴侶)。
c.一最先面試幾家可能都邑嚴重、碰鼻、講不好、不知道他們(主管)著重的問題點是什麼
，所以不太建議一入手下手就找翻譯公司真的很想去的公司面試。多面試個兩三次，熟能生巧，有些
臨場問題就可以夠漸漸改善。
d.假如自認實力頑強，有太多選擇，那就挑你有樂趣的公司去面談就好(你是老大，你挑
公司)。當然要每家都去面試也是可以，多去看看領會每家公司情形，對將來也許有
幫忙，只是要花費大量時間跟錢。至於公司的好與壞，大多是從股價或是營收入和將來性
去做評選，見仁見智。
e.寫在履歷上的資訊切勿造假，因為良多主管會針對履歷表提問，一但你寫了卻答不出來
就有點尷尬，當然有些器材可能1、2年前所做的功效，會忘了細節是蠻正常的，就老實的
說你忘了哪些細節或步驟，但要希奇申明今朝還記得或知道哪些東西便可。固然假如可以
，在面試前把履歷上的功效或事務都弄清楚會更好。
f.若是主管問的問題會一點點，那就把你所知道的部門講清晰即可，當然，知道越多就講
越具體，乃至可以指導他接下來的問題。如果該問題完全不懂或不會，就直接說你不會或
不懂，你需要歸去再研究一下相幹問題，也盡可能不要亂給謎底，畢竟有時刻會講得越多，
錯得越多，會讓場面更尷尬。
以上一點點面試的心得感想，但願有扶助到有需要的人摟~
文章來自: https://www.ptt.cc/bbs/Tech_Job/M.1409728092.A.6BF.html有關各國語文翻譯公證的問題歡迎諮詢萬國翻譯公司02-23690931
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